Regcast livre: Gerenciando dispositivos de vários fornecedores com System Center 2012
Dratted CPUs multi-core. DRAM está sendo executado em um problema de largura de banda. Mais poderoso CPUs fez com que mais núcleos estão tentando acessar a memória do servidor ea largura de banda está se esgotando.
Uma solução é empilhar DRAM em camadas acima de uma camada de base lógica e aumentar a velocidade de acesso aos resultantes cubos de memória híbrida (HMC) e Micron fez exatamente isso.
Micron escolheu o show de Denver Supercomputing de dizer que estava desenvolvendo chips de HMC para supercomputadores petascale. Outras aplicações alvo incluem o processamento de pacotes de dados, o buffer ou o armazenamento de pacotes de dados, e aceleração do processador - quaisquer restrições de largura de banda de memória de aplicativo sofrimento.
No show, a Fujitsu mostrou uma placa de um futuro protótipo supercomputador com chips HMC sobre ele. Micron também faz parte e tem impulsionado a criação de um ecossistema que visa o uso de chips HMC e interface para eles.
HMC Primer
Um chip DRAM combina as funções de memória e lógica necessários para acessá-lo. Se você empilhar camadas de chips DRAM em cima uns dos outros, em seguida, os circuitos lógicos são duplicadas. O esquema de HMC é subtrair-los a partir de cada chip e têm uma camada de lógica de base na parte inferior da ficha que fornece a funcionalidade de cada camada DRAM no HMC.
HMC esquemática mostrando TSVs como tubos através das camadas
Micron tem 4 - e iniciativas camada HMC 8-memória. Um blogue Micron diz: "Cada camada de memória tem milhões de células de memória em grupos definidos (cofres) com a lógica de apoio complexo (controlador de abóbada) que controla todos os aspectos das células de memória e fornece uma interface para o crossbar switch interno .... HMC tem 16 cofres que operam de forma independente uns dos outros e são projetados para suportar 10 GB / s (80 Gb / s) de largura de banda de memória verdadeira de cada um cofre. A camada de lógica também suporta as interfaces externas, interruptor de cross-bar, programadores de memória, construído -in auto-teste (BIST), os canais de banda lateral, e numerosos confiabilidade, disponibilidade e facilidade de manutenção (RAS) características. "
Os links camada de lógica ou fala com cada camada DRAM, utilizando-se túneis através da estrutura, a chamada através de silício Vias (TSVs). Isto proporciona muito divertimento para a fabricação de designers de processos como o comprimento de uma VF de ligação de base e da camada 3 não é muito diferente de uma ligação entre a base para a camada 4. Controlar a precisão de fabricação será de vital importância, especialmente porque o custo de ter um defunto multi-camada de morrer por um erro dimensão VIA será maior do que com bolachas DRAM de camada única.
Estes TSVs têm de ser perfeitamente isolados das camadas DRAM por onde passam - uma outra habilidade de fabricação complicado.
Um terceiro ponto: onde TSVs passar por uma camada de DRAM não pode haver células de memória. Quanto mais camadas, há, mais TSVs esperamos que seria necessário, tornando a vida do designer camada de chip curiosamente complicado.
O termo "cubo" é um exagero, pense camadas de flocos finos em vez disso:
Cidade Flake: camadas de chips Micron HMC
O HMC tem uma ligação de alta velocidade da CPU e os TSVs tornar o acesso "massivamente paralelo." Notas sobre um Micron baralho de 16 slides (pdf) dizer:
DRAM exclusivo no dispositivo HMC são projetados para suportar dezesseis individual e abóbadas autoportantes. Cada cofre oferece 10 GB / s de largura de banda de memória sustentado para uma largura de banda agregada de cubo 160 GB / seg. Dentro de cada caixa-forte há dois bancos por camada DRAM para um total de 128 bancos em um dispositivo de 2 GB ou 256 bancos em um dispositivo de 4 GB. Impacto no desempenho do sistema é significativo, com menores atrasos de filas e maior disponibilidade de respostas de dados em comparação com memórias convencionais que funcionam bancos em lock-passo.
Micron diz que seu HMC, com até 160GB/sec, tem até 15x a largura de banda de um módulo de memória DDR2 e usa até 70 por cento menos energia por bit do que as tecnologias existentes. Ele também ocupa quase 90 por cento menos espaço do que RDIMMs.
HMC ecossistema
Há um consórcio HMC com oito principais desenvolvedores: Altera, ARM, IBM, SK Hynix, Micron, Open-silício, Samsung e Xilinix. Um HMC 1.0 especificação foi elaborado e lançado, e há mais de 100 HMC adopters listados pelo consórcio.
Os adotantes pode usar HMC como "quase memória" montado perto dos processadores de usá-lo, ou como "memória distante", com módulos HMC scale-out e melhor poder-eficiência.
Micron tem trabalhado com Altera a integrar FPGA silício deste último a um chip de HMC e uma imagem conselho foi fornecido para mostrar o que já foi feito:
Altera bordo com FPGAs ligados à central de HMC
Há um conjunto de blogs no site da Micron sobre HMC. Comece aqui - ele vai ligar para os outros. A Micron HMC baralho de 16 slides (PDF) é uma boa leitura também.
Micron está provando seu chip de 2 GB HMC agora, um chip de 4GB vai provar início em 2014, e volume de produção de dispositivos de 2GB e 4GB HMC deve ocorrer ainda em 2014. ®
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